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Data Sheet
ADuM1100
SPECIFICATIONS
ELECTRICAL SPECIFICATIONS—5 V OPERATION
All voltages are relative to their respective ground. 4.5 V ≤ V DD1 ≤ 5.5 V, 4.5 V ≤ V DD2 ≤ 5.5 V. All minimum/maximum specifications
apply over the entire recommended operation range, unless otherwise noted. All typical specifications are at T A = 25°C, V DD1 = V DD2 = 5 V.
Table 1.
Parameter
Symbol
Min
Typ
Max
Unit
Test Conditions
DC SPECIFICATIONS
Input Supply Current
Output Supply Current
Input Supply Current (25 Mbps)
I DD1 (Q)
I DD2 (Q)
I DD1 (25)
0.3
0.01
2.2
0.8
0.06
3.5
mA
mA
mA
V I = 0 V or V DD1
V I = 0 V or V DD1
12.5 MHz logic signal frequency
(See Figure 5)
Output Supply Current 1 (25 Mbps)
I DD2 (25)
0.5
1.0
mA
12.5 MHz logic signal frequency
(See Figure 6)
Input Supply Current (100 Mbps)
I DD1 (100)
9.0
14
mA
50 MHz logic signal frequency,
(See Figure 5)
ADuM1100BR/ADuM1100UR only
Output Supply Current 1 (100 Mbps)
I DD2 (100)
2.0
2.8
mA
50 MHz logic signal frequency,
(See Figure 6)
ADuM1100BR/ADuM1100UR only
Input Current
Logic High Output Voltage
I I
V OH
?10
V DD2 ? 0.1
+0.01
5.0
+10
μA
V
0 V ≤ V IN ≤ V DD1
I O = ?20 μA, V I = V IH
V DD2 ? 0.8
4.6
V
I O = ?4 mA, V I = V IH
Logic Low Output Voltage
V OL
0.0
0.03
0.3
0.1
0.1
0.8
V
V
V
I O = 20 μA, V I = V IL
I O = 400 μA, V I = V IL
I O = 4 mA, V I = V IL
SWITCHING SPECIFICATIONS
For ADuM1100AR
Minimum Pulse Width 2
Maximum Data Rate 3
PW
25
40
ns
Mbps
C L = 15 pF, CMOS signal levels
C L = 15 pF, CMOS signal levels
For ADuM1100BR/ADuM1100UR
Minimum Pulse Width 2
Maximum Data Rate 3
PW
100
6.7
150
10
ns
Mbps
C L = 15 pF, CMOS signal levels
C L = 15 pF, CMOS signal levels
For All Grades
Propagation Delay Time to Logic Low
t PHL
10.5
18
ns
C L = 15 pF, CMOS signal levels
Output 4, 5 (See Figure 7)
Propagation Delay Time to Logic High
t PLH
10.5
18
ns
C L = 15 pF, CMOS signal levels
Output 4, 5 (See Figure 7)
Pulse Width Distortion |t PLH ? t PHL | 5
Change vs. Temperature 6
Propagation Delay Skew
PWD
t PSK1
0.5
3
2
8
ns
ps/°C
ns
C L = 15 pF, CMOS signal levels
C L = 15 pF, CMOS signal levels
C L = 15 pF, CMOS signal levels
(Equal Temperature) 5, 7
Propagation Delay Skew
t PSK2
6
ns
C L = 15 pF, CMOS signal levels
(Equal Temperature, Supplies) 5, 7
Output Rise/Fall Time
t R , t F
3
ns
C L = 15 pF, CMOS signal levels
Common-Mode Transient Immunity
|CM L |,
25
35
kV/μs
V I = 0 V or V DD1 , V CM = 1000 V,
at Logic Low/High Output 8
|CM H |
transient magnitude = 800 V
Refresh Rate
Input Dynamic Supply Current 9
Output Dynamic Supply Current 9
f r
I DDI (D)
I DDO (D)
1.2
0.09
0.02
Mbps
mA/Mbps
mA/Mbps
Rev. I | Page 4 of 20
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